mirror of
https://github.com/EEVengers/ThunderScope.git
synced 2025-04-23 01:53:23 +00:00
SERDES now connected again, removed ramp counter
This commit is contained in:
Aleksa
parent
4923b0a3f2
commit
653668c2d1
Firmware/Artix7_PCIe/dso_top
Binary file not shown.
@ -12,7 +12,7 @@
|
||||
<Properties Property="PROGRAM.CFG_PROGRAM" value="1"/>
|
||||
<Properties Property="PROGRAM.CHECKSUM" value="0"/>
|
||||
<Properties Property="PROGRAM.ERASE" value="1"/>
|
||||
<Properties Property="PROGRAM.FILES" value="$_project_name_.runs/impl_1/dso_top.bin"/>
|
||||
<Properties Property="PROGRAM.FILES" value="$_project_name_.runs/impl_1/$_project_name_.bin"/>
|
||||
<Properties Property="PROGRAM.PRM_FILE" value=""/>
|
||||
<Properties Property="PROGRAM.UNUSED_PIN_TERMINATION" value="pull-none"/>
|
||||
<Properties Property="PROGRAM.VERIFY" value="1"/>
|
||||
@ -22,7 +22,7 @@
|
||||
<Object name="xc7a100t_0" gui_info="">
|
||||
<Properties Property="FULL_PROBES.FILE" value=""/>
|
||||
<Properties Property="PROBES.FILE" value=""/>
|
||||
<Properties Property="PROGRAM.HW_BITSTREAM" value=""/>
|
||||
<Properties Property="PROGRAM.HW_BITSTREAM" value="C:/Xilinx/Vivado/2020.1/data/xicom/cfgmem/bitfile/spi_xc7a100t_pullnone.bit"/>
|
||||
<Properties Property="PROGRAM.HW_CFGMEM_PART" value="s25fl256sxxxxxx0-spi-x1_x2_x4"/>
|
||||
<Properties Property="SLR.COUNT" value="1"/>
|
||||
</Object>
|
||||
|
||||
@ -1,939 +0,0 @@
|
||||
{
|
||||
"version": "1.0",
|
||||
"modules": {
|
||||
"bd_48ac": {
|
||||
"proto_instances": {
|
||||
"/m00_exit_pipeline/m00_exit/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m00_exit_pipeline/m00_exit/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARCACHE": { "actual": "s_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARID": { "actual": "s_axi_arid"},
|
||||
"ARLEN": { "actual": "s_axi_arlen"},
|
||||
"ARLOCK": { "actual": "s_axi_arlock"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARQOS": { "actual": "s_axi_arqos"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARUSER": { "actual": "s_axi_aruser"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "s_axi_awcache"},
|
||||
"AWID": { "actual": "s_axi_awid"},
|
||||
"AWLEN": { "actual": "s_axi_awlen"},
|
||||
"AWLOCK": { "actual": "s_axi_awlock"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWQOS": { "actual": "s_axi_awqos"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWUSER": { "actual": "s_axi_awuser"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BID": { "actual": "s_axi_bid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BUSER": { "actual": "s_axi_buser"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RID": { "actual": "s_axi_rid"},
|
||||
"RLAST": { "actual": "s_axi_rlast"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RUSER": { "actual": "s_axi_ruser"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WLAST": { "actual": "s_axi_wlast"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WUSER": { "actual": "s_axi_wuser"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m00_exit_pipeline/m_axi": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m00_exit_pipeline/s_axi": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARCACHE": { "actual": "s_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARID": { "actual": "s_axi_arid[0:0]"},
|
||||
"ARLEN": { "actual": "s_axi_arlen"},
|
||||
"ARLOCK": { "actual": "s_axi_arlock"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARQOS": { "actual": "s_axi_arqos"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARUSER": { "actual": "s_axi_aruser"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "s_axi_awcache"},
|
||||
"AWID": { "actual": "s_axi_awid[0:0]"},
|
||||
"AWLEN": { "actual": "s_axi_awlen"},
|
||||
"AWLOCK": { "actual": "s_axi_awlock"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWQOS": { "actual": "s_axi_awqos"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWUSER": { "actual": "s_axi_awuser"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BID": { "actual": "s_axi_bid[0:0]"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BUSER": { "actual": "s_axi_buser"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RID": { "actual": "s_axi_rid[0:0]"},
|
||||
"RLAST": { "actual": "s_axi_rlast"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RUSER": { "actual": "s_axi_ruser"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WLAST": { "actual": "s_axi_wlast"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WUSER": { "actual": "s_axi_wuser"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m00_sc2axi/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARCACHE": { "actual": "m_axi_arcache"},
|
||||
"ARID": { "actual": "m_axi_arid"},
|
||||
"ARLEN": { "actual": "m_axi_arlen"},
|
||||
"ARLOCK": { "actual": "m_axi_arlock"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARQOS": { "actual": "m_axi_arqos"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARUSER": { "actual": "m_axi_aruser"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "m_axi_awcache"},
|
||||
"AWID": { "actual": "m_axi_awid"},
|
||||
"AWLEN": { "actual": "m_axi_awlen"},
|
||||
"AWLOCK": { "actual": "m_axi_awlock"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWQOS": { "actual": "m_axi_awqos"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWUSER": { "actual": "m_axi_awuser"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BID": { "actual": "m_axi_bid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BUSER": { "actual": "m_axi_buser"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RID": { "actual": "m_axi_rid"},
|
||||
"RLAST": { "actual": "m_axi_rlast"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RUSER": { "actual": "m_axi_ruser"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WLAST": { "actual": "m_axi_wlast"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WUSER": { "actual": "m_axi_wuser"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m01_exit_pipeline/m01_exit/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m01_exit_pipeline/m01_exit/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARCACHE": { "actual": "s_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARID": { "actual": "s_axi_arid"},
|
||||
"ARLEN": { "actual": "s_axi_arlen"},
|
||||
"ARLOCK": { "actual": "s_axi_arlock"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARQOS": { "actual": "s_axi_arqos"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARUSER": { "actual": "s_axi_aruser"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "s_axi_awcache"},
|
||||
"AWID": { "actual": "s_axi_awid"},
|
||||
"AWLEN": { "actual": "s_axi_awlen"},
|
||||
"AWLOCK": { "actual": "s_axi_awlock"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWQOS": { "actual": "s_axi_awqos"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWUSER": { "actual": "s_axi_awuser"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BID": { "actual": "s_axi_bid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BUSER": { "actual": "s_axi_buser"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RID": { "actual": "s_axi_rid"},
|
||||
"RLAST": { "actual": "s_axi_rlast"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RUSER": { "actual": "s_axi_ruser"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WLAST": { "actual": "s_axi_wlast"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WUSER": { "actual": "s_axi_wuser"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m01_exit_pipeline/m_axi": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m01_exit_pipeline/s_axi": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARCACHE": { "actual": "s_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARID": { "actual": "s_axi_arid[0:0]"},
|
||||
"ARLEN": { "actual": "s_axi_arlen"},
|
||||
"ARLOCK": { "actual": "s_axi_arlock"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARQOS": { "actual": "s_axi_arqos"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARUSER": { "actual": "s_axi_aruser"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "s_axi_awcache"},
|
||||
"AWID": { "actual": "s_axi_awid[0:0]"},
|
||||
"AWLEN": { "actual": "s_axi_awlen"},
|
||||
"AWLOCK": { "actual": "s_axi_awlock"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWQOS": { "actual": "s_axi_awqos"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWUSER": { "actual": "s_axi_awuser"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BID": { "actual": "s_axi_bid[0:0]"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BUSER": { "actual": "s_axi_buser"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RID": { "actual": "s_axi_rid[0:0]"},
|
||||
"RLAST": { "actual": "s_axi_rlast"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RUSER": { "actual": "s_axi_ruser"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WLAST": { "actual": "s_axi_wlast"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WUSER": { "actual": "s_axi_wuser"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m01_sc2axi/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARCACHE": { "actual": "m_axi_arcache"},
|
||||
"ARID": { "actual": "m_axi_arid"},
|
||||
"ARLEN": { "actual": "m_axi_arlen"},
|
||||
"ARLOCK": { "actual": "m_axi_arlock"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARQOS": { "actual": "m_axi_arqos"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARUSER": { "actual": "m_axi_aruser"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "m_axi_awcache"},
|
||||
"AWID": { "actual": "m_axi_awid"},
|
||||
"AWLEN": { "actual": "m_axi_awlen"},
|
||||
"AWLOCK": { "actual": "m_axi_awlock"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWQOS": { "actual": "m_axi_awqos"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWUSER": { "actual": "m_axi_awuser"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BID": { "actual": "m_axi_bid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BUSER": { "actual": "m_axi_buser"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RID": { "actual": "m_axi_rid"},
|
||||
"RLAST": { "actual": "m_axi_rlast"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RUSER": { "actual": "m_axi_ruser"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WLAST": { "actual": "m_axi_wlast"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WUSER": { "actual": "m_axi_wuser"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m02_exit_pipeline/m02_exit/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m02_exit_pipeline/m02_exit/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARCACHE": { "actual": "s_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARID": { "actual": "s_axi_arid"},
|
||||
"ARLEN": { "actual": "s_axi_arlen"},
|
||||
"ARLOCK": { "actual": "s_axi_arlock"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARQOS": { "actual": "s_axi_arqos"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARUSER": { "actual": "s_axi_aruser"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "s_axi_awcache"},
|
||||
"AWID": { "actual": "s_axi_awid"},
|
||||
"AWLEN": { "actual": "s_axi_awlen"},
|
||||
"AWLOCK": { "actual": "s_axi_awlock"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWQOS": { "actual": "s_axi_awqos"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWUSER": { "actual": "s_axi_awuser"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BID": { "actual": "s_axi_bid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BUSER": { "actual": "s_axi_buser"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RID": { "actual": "s_axi_rid"},
|
||||
"RLAST": { "actual": "s_axi_rlast"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RUSER": { "actual": "s_axi_ruser"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WLAST": { "actual": "s_axi_wlast"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WUSER": { "actual": "s_axi_wuser"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m02_exit_pipeline/m_axi": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m02_exit_pipeline/s_axi": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARCACHE": { "actual": "s_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARID": { "actual": "s_axi_arid[0:0]"},
|
||||
"ARLEN": { "actual": "s_axi_arlen"},
|
||||
"ARLOCK": { "actual": "s_axi_arlock"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARQOS": { "actual": "s_axi_arqos"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARUSER": { "actual": "s_axi_aruser"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "s_axi_awcache"},
|
||||
"AWID": { "actual": "s_axi_awid[0:0]"},
|
||||
"AWLEN": { "actual": "s_axi_awlen"},
|
||||
"AWLOCK": { "actual": "s_axi_awlock"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWQOS": { "actual": "s_axi_awqos"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWUSER": { "actual": "s_axi_awuser"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BID": { "actual": "s_axi_bid[0:0]"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BUSER": { "actual": "s_axi_buser"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RID": { "actual": "s_axi_rid[0:0]"},
|
||||
"RLAST": { "actual": "s_axi_rlast"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RUSER": { "actual": "s_axi_ruser"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WLAST": { "actual": "s_axi_wlast"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WUSER": { "actual": "s_axi_wuser"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/m02_sc2axi/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARCACHE": { "actual": "m_axi_arcache"},
|
||||
"ARID": { "actual": "m_axi_arid"},
|
||||
"ARLEN": { "actual": "m_axi_arlen"},
|
||||
"ARLOCK": { "actual": "m_axi_arlock"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARQOS": { "actual": "m_axi_arqos"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARUSER": { "actual": "m_axi_aruser"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "m_axi_awcache"},
|
||||
"AWID": { "actual": "m_axi_awid"},
|
||||
"AWLEN": { "actual": "m_axi_awlen"},
|
||||
"AWLOCK": { "actual": "m_axi_awlock"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWQOS": { "actual": "m_axi_awqos"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWUSER": { "actual": "m_axi_awuser"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BID": { "actual": "m_axi_bid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BUSER": { "actual": "m_axi_buser"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RID": { "actual": "m_axi_rid"},
|
||||
"RLAST": { "actual": "m_axi_rlast"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RUSER": { "actual": "m_axi_ruser"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WLAST": { "actual": "m_axi_wlast"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WUSER": { "actual": "m_axi_wuser"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/s00_axi2sc/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARCACHE": { "actual": "s_axi_arcache"},
|
||||
"ARID": { "actual": "s_axi_arid"},
|
||||
"ARLEN": { "actual": "s_axi_arlen"},
|
||||
"ARLOCK": { "actual": "s_axi_arlock"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARQOS": { "actual": "s_axi_arqos"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARUSER": { "actual": "s_axi_aruser"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "s_axi_awcache"},
|
||||
"AWID": { "actual": "s_axi_awid"},
|
||||
"AWLEN": { "actual": "s_axi_awlen"},
|
||||
"AWLOCK": { "actual": "s_axi_awlock"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWQOS": { "actual": "s_axi_awqos"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWUSER": { "actual": "s_axi_awuser"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BID": { "actual": "s_axi_bid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BUSER": { "actual": "s_axi_buser"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RID": { "actual": "s_axi_rid"},
|
||||
"RLAST": { "actual": "s_axi_rlast"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RUSER": { "actual": "s_axi_ruser"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WLAST": { "actual": "s_axi_wlast"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WUSER": { "actual": "s_axi_wuser"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/s00_entry_pipeline/m_axi": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARCACHE": { "actual": "m_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARID": { "actual": "m_axi_arid[0:0]"},
|
||||
"ARLEN": { "actual": "m_axi_arlen"},
|
||||
"ARLOCK": { "actual": "m_axi_arlock"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARQOS": { "actual": "m_axi_arqos"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARUSER": { "actual": "m_axi_aruser"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "m_axi_awcache"},
|
||||
"AWID": { "actual": "m_axi_awid[0:0]"},
|
||||
"AWLEN": { "actual": "m_axi_awlen"},
|
||||
"AWLOCK": { "actual": "m_axi_awlock"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWQOS": { "actual": "m_axi_awqos"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWUSER": { "actual": "m_axi_awuser"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BID": { "actual": "m_axi_bid[0:0]"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BUSER": { "actual": "m_axi_buser"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RID": { "actual": "m_axi_rid[0:0]"},
|
||||
"RLAST": { "actual": "m_axi_rlast"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RUSER": { "actual": "m_axi_ruser"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WLAST": { "actual": "m_axi_wlast"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WUSER": { "actual": "m_axi_wuser"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/s00_entry_pipeline/s00_mmu/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARBURST": { "actual": "m_axi_arburst"},
|
||||
"ARCACHE": { "actual": "m_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARLEN": { "actual": "m_axi_arlen"},
|
||||
"ARLOCK": { "actual": "m_axi_arlock"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARQOS": { "actual": "m_axi_arqos"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARSIZE": { "actual": "m_axi_arsize"},
|
||||
"ARUSER": { "actual": "m_axi_aruser"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWBURST": { "actual": "m_axi_awburst"},
|
||||
"AWCACHE": { "actual": "m_axi_awcache"},
|
||||
"AWLEN": { "actual": "m_axi_awlen"},
|
||||
"AWLOCK": { "actual": "m_axi_awlock"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWQOS": { "actual": "m_axi_awqos"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWSIZE": { "actual": "m_axi_awsize"},
|
||||
"AWUSER": { "actual": "m_axi_awuser"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BUSER": { "actual": "m_axi_buser"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RLAST": { "actual": "m_axi_rlast"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RUSER": { "actual": "m_axi_ruser"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WLAST": { "actual": "m_axi_wlast"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WUSER": { "actual": "m_axi_wuser"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/s00_entry_pipeline/s00_mmu/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/s00_entry_pipeline/s00_si_converter/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARCACHE": { "actual": "m_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARID": { "actual": "m_axi_arid"},
|
||||
"ARLEN": { "actual": "m_axi_arlen"},
|
||||
"ARLOCK": { "actual": "m_axi_arlock"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARQOS": { "actual": "m_axi_arqos"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARUSER": { "actual": "m_axi_aruser"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "m_axi_awcache"},
|
||||
"AWID": { "actual": "m_axi_awid"},
|
||||
"AWLEN": { "actual": "m_axi_awlen"},
|
||||
"AWLOCK": { "actual": "m_axi_awlock"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWQOS": { "actual": "m_axi_awqos"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWUSER": { "actual": "m_axi_awuser"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BID": { "actual": "m_axi_bid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BUSER": { "actual": "m_axi_buser"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RID": { "actual": "m_axi_rid"},
|
||||
"RLAST": { "actual": "m_axi_rlast"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RUSER": { "actual": "m_axi_ruser"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WLAST": { "actual": "m_axi_wlast"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WUSER": { "actual": "m_axi_wuser"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/s00_entry_pipeline/s00_si_converter/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARCACHE": { "actual": "s_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARID": { "actual": "s_axi_arid"},
|
||||
"ARLEN": { "actual": "s_axi_arlen"},
|
||||
"ARLOCK": { "actual": "s_axi_arlock"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARQOS": { "actual": "s_axi_arqos"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARSIZE": { "actual": "s_axi_arsize"},
|
||||
"ARUSER": { "actual": "s_axi_aruser"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWCACHE": { "actual": "s_axi_awcache"},
|
||||
"AWID": { "actual": "s_axi_awid"},
|
||||
"AWLEN": { "actual": "s_axi_awlen"},
|
||||
"AWLOCK": { "actual": "s_axi_awlock"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWQOS": { "actual": "s_axi_awqos"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWSIZE": { "actual": "s_axi_awsize"},
|
||||
"AWUSER": { "actual": "s_axi_awuser"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BID": { "actual": "s_axi_bid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BUSER": { "actual": "s_axi_buser"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RID": { "actual": "s_axi_rid"},
|
||||
"RLAST": { "actual": "s_axi_rlast"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RUSER": { "actual": "s_axi_ruser"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WLAST": { "actual": "s_axi_wlast"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WUSER": { "actual": "s_axi_wuser"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/s00_entry_pipeline/s00_transaction_regulator/M_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "m_axi_araddr"},
|
||||
"ARBURST": { "actual": "m_axi_arburst"},
|
||||
"ARCACHE": { "actual": "m_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARID": { "actual": "m_axi_arid"},
|
||||
"ARLEN": { "actual": "m_axi_arlen"},
|
||||
"ARLOCK": { "actual": "m_axi_arlock"},
|
||||
"ARPROT": { "actual": "m_axi_arprot"},
|
||||
"ARQOS": { "actual": "m_axi_arqos"},
|
||||
"ARREADY": { "actual": "m_axi_arready"},
|
||||
"ARSIZE": { "actual": "m_axi_arsize"},
|
||||
"ARUSER": { "actual": "m_axi_aruser"},
|
||||
"ARVALID": { "actual": "m_axi_arvalid"},
|
||||
"AWADDR": { "actual": "m_axi_awaddr"},
|
||||
"AWBURST": { "actual": "m_axi_awburst"},
|
||||
"AWCACHE": { "actual": "m_axi_awcache"},
|
||||
"AWID": { "actual": "m_axi_awid"},
|
||||
"AWLEN": { "actual": "m_axi_awlen"},
|
||||
"AWLOCK": { "actual": "m_axi_awlock"},
|
||||
"AWPROT": { "actual": "m_axi_awprot"},
|
||||
"AWQOS": { "actual": "m_axi_awqos"},
|
||||
"AWREADY": { "actual": "m_axi_awready"},
|
||||
"AWSIZE": { "actual": "m_axi_awsize"},
|
||||
"AWUSER": { "actual": "m_axi_awuser"},
|
||||
"AWVALID": { "actual": "m_axi_awvalid"},
|
||||
"BID": { "actual": "m_axi_bid"},
|
||||
"BREADY": { "actual": "m_axi_bready"},
|
||||
"BRESP": { "actual": "m_axi_bresp"},
|
||||
"BUSER": { "actual": "m_axi_buser"},
|
||||
"BVALID": { "actual": "m_axi_bvalid"},
|
||||
"RDATA": { "actual": "m_axi_rdata"},
|
||||
"RID": { "actual": "m_axi_rid"},
|
||||
"RLAST": { "actual": "m_axi_rlast"},
|
||||
"RREADY": { "actual": "m_axi_rready"},
|
||||
"RRESP": { "actual": "m_axi_rresp"},
|
||||
"RUSER": { "actual": "m_axi_ruser"},
|
||||
"RVALID": { "actual": "m_axi_rvalid"},
|
||||
"WDATA": { "actual": "m_axi_wdata"},
|
||||
"WLAST": { "actual": "m_axi_wlast"},
|
||||
"WREADY": { "actual": "m_axi_wready"},
|
||||
"WSTRB": { "actual": "m_axi_wstrb"},
|
||||
"WUSER": { "actual": "m_axi_wuser"},
|
||||
"WVALID": { "actual": "m_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/s00_entry_pipeline/s00_transaction_regulator/S_AXI": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARBURST": { "actual": "s_axi_arburst"},
|
||||
"ARCACHE": { "actual": "s_axi_arcache"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARLEN": { "actual": "s_axi_arlen"},
|
||||
"ARLOCK": { "actual": "s_axi_arlock"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARQOS": { "actual": "s_axi_arqos"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARSIZE": { "actual": "s_axi_arsize"},
|
||||
"ARUSER": { "actual": "s_axi_aruser"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWBURST": { "actual": "s_axi_awburst"},
|
||||
"AWCACHE": { "actual": "s_axi_awcache"},
|
||||
"AWLEN": { "actual": "s_axi_awlen"},
|
||||
"AWLOCK": { "actual": "s_axi_awlock"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWQOS": { "actual": "s_axi_awqos"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWSIZE": { "actual": "s_axi_awsize"},
|
||||
"AWUSER": { "actual": "s_axi_awuser"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BUSER": { "actual": "s_axi_buser"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RLAST": { "actual": "s_axi_rlast"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RUSER": { "actual": "s_axi_ruser"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WLAST": { "actual": "s_axi_wlast"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WUSER": { "actual": "s_axi_wuser"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
},
|
||||
"/s00_entry_pipeline/s_axi": {
|
||||
"interface": "xilinx.com:interface:aximm:1.0",
|
||||
"ports": {
|
||||
"ACLK": { "actual": "aclk"},
|
||||
"ARADDR": { "actual": "s_axi_araddr"},
|
||||
"ARESETN": { "actual": "aresetn"},
|
||||
"ARPROT": { "actual": "s_axi_arprot"},
|
||||
"ARREADY": { "actual": "s_axi_arready"},
|
||||
"ARVALID": { "actual": "s_axi_arvalid"},
|
||||
"AWADDR": { "actual": "s_axi_awaddr"},
|
||||
"AWPROT": { "actual": "s_axi_awprot"},
|
||||
"AWREADY": { "actual": "s_axi_awready"},
|
||||
"AWVALID": { "actual": "s_axi_awvalid"},
|
||||
"BREADY": { "actual": "s_axi_bready"},
|
||||
"BRESP": { "actual": "s_axi_bresp"},
|
||||
"BVALID": { "actual": "s_axi_bvalid"},
|
||||
"RDATA": { "actual": "s_axi_rdata"},
|
||||
"RREADY": { "actual": "s_axi_rready"},
|
||||
"RRESP": { "actual": "s_axi_rresp"},
|
||||
"RVALID": { "actual": "s_axi_rvalid"},
|
||||
"WDATA": { "actual": "s_axi_wdata"},
|
||||
"WREADY": { "actual": "s_axi_wready"},
|
||||
"WSTRB": { "actual": "s_axi_wstrb"},
|
||||
"WVALID": { "actual": "s_axi_wvalid"}
|
||||
}
|
||||
}
|
||||
}
|
||||
}
|
||||
}
|
||||
}
|
||||
@ -115,16 +115,16 @@ module dso_top
|
||||
end
|
||||
assign probe_comp = probe_div_clk;
|
||||
|
||||
//assign adc_data = {~data_deser[63:24],data_deser[23:16],~data_deser[15:0]};
|
||||
assign adc_data = {~data_deser[63:24],data_deser[23:16],~data_deser[15:0]};
|
||||
//assign adc_data = {8'h77,8'h66,8'h55,8'h44,8'h33,8'h22,8'h11,8'h00};
|
||||
reg[7:0] adc_ramp_counter;
|
||||
always @(posedge divclk) begin
|
||||
if (!S01_ARESETN)
|
||||
adc_ramp_counter <= 0;
|
||||
else
|
||||
adc_ramp_counter <= adc_ramp_counter + 1;
|
||||
end
|
||||
assign adc_data = {8{adc_ramp_counter}};
|
||||
// reg[7:0] adc_ramp_counter;
|
||||
// always @(posedge divclk) begin
|
||||
// if (!S01_ARESETN)
|
||||
// adc_ramp_counter <= 0;
|
||||
// else
|
||||
// adc_ramp_counter <= adc_ramp_counter + 1;
|
||||
// end
|
||||
// assign adc_data = {8{adc_ramp_counter}};
|
||||
|
||||
wire serdes_rst;
|
||||
reg [2:0] serdes_rst_cdc = 3'b111;
|
||||
|
||||
@ -28,6 +28,7 @@
|
||||
<Option Name="ActiveSimSet" Val="sim_1"/>
|
||||
<Option Name="DefaultLib" Val="xil_defaultlib"/>
|
||||
<Option Name="ProjectType" Val="Default"/>
|
||||
<Option Name="IPOutputRepo" Val="$PCACHEDIR/ip"/>
|
||||
<Option Name="IPCachePermission" Val="read"/>
|
||||
<Option Name="IPCachePermission" Val="write"/>
|
||||
<Option Name="EnableCoreContainer" Val="TRUE"/>
|
||||
@ -72,9 +73,6 @@
|
||||
<Attr Name="UsedIn" Val="implementation"/>
|
||||
<Attr Name="UsedIn" Val="simulation"/>
|
||||
</FileInfo>
|
||||
<CompFileExtendedInfo CompFileName="design_1.bd" FileRelPathName="ip/design_1_mig_7series_0_0/design_1_mig_7series_0_0.xci">
|
||||
<Proxy FileSetName="design_1_mig_7series_0_0"/>
|
||||
</CompFileExtendedInfo>
|
||||
</File>
|
||||
<File Path="$PSRCDIR/sources_1/imports/dso_top/I2C_Transmit.v">
|
||||
<FileInfo>
|
||||
@ -239,12 +237,6 @@
|
||||
<Option Name="UseBlackboxStub" Val="1"/>
|
||||
</Config>
|
||||
</FileSet>
|
||||
<FileSet Name="design_1_mig_7series_0_0" Type="BlockSrcs" RelSrcDir="$PSRCDIR/design_1_mig_7series_0_0">
|
||||
<Config>
|
||||
<Option Name="TopModule" Val="design_1_mig_7series_0_0"/>
|
||||
<Option Name="UseBlackboxStub" Val="1"/>
|
||||
</Config>
|
||||
</FileSet>
|
||||
<FileSet Name="fifo_generator_0" Type="BlockSrcs" RelSrcDir="$PSRCDIR/fifo_generator_0">
|
||||
<File Path="$PSRCDIR/sources_1/ip/fifo_generator_0/fifo_generator_0.xci">
|
||||
<FileInfo>
|
||||
@ -286,10 +278,10 @@
|
||||
<Step Id="synth_design">
|
||||
<Option Id="ResourceSharing">2</Option>
|
||||
<Option Id="FsmExtraction">1</Option>
|
||||
<Option Id="Directive">7</Option>
|
||||
<Option Id="NoCombineLuts">1</Option>
|
||||
<Option Id="ShregMinSize">5</Option>
|
||||
<Option Id="KeepEquivalentRegisters">1</Option>
|
||||
<Option Id="NoCombineLuts">1</Option>
|
||||
<Option Id="Directive">7</Option>
|
||||
</Step>
|
||||
</Strategy>
|
||||
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
|
||||
@ -307,16 +299,6 @@
|
||||
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
||||
<RQSFiles/>
|
||||
</Run>
|
||||
<Run Id="design_1_mig_7series_0_0_synth_1" Type="Ft3:Synth" SrcSet="design_1_mig_7series_0_0" Part="xc7a100tfgg484-2" ConstrsSet="design_1_mig_7series_0_0" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/design_1_mig_7series_0_0_synth_1" IncludeInArchive="true">
|
||||
<Strategy Version="1" Minor="2">
|
||||
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2020"/>
|
||||
<Step Id="synth_design"/>
|
||||
</Strategy>
|
||||
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
|
||||
<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2020"/>
|
||||
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
||||
<RQSFiles/>
|
||||
</Run>
|
||||
<Run Id="fifo_generator_0_synth_1" Type="Ft3:Synth" SrcSet="fifo_generator_0" Part="xc7a100tfgg484-2" ConstrsSet="fifo_generator_0" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/fifo_generator_0_synth_1" IncludeInArchive="true">
|
||||
<Strategy Version="1" Minor="2">
|
||||
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2020"/>
|
||||
@ -370,23 +352,6 @@
|
||||
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
||||
<RQSFiles/>
|
||||
</Run>
|
||||
<Run Id="design_1_mig_7series_0_0_impl_1" Type="Ft2:EntireDesign" Part="xc7a100tfgg484-2" ConstrsSet="design_1_mig_7series_0_0" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" SynthRun="design_1_mig_7series_0_0_synth_1" IncludeInArchive="false" GenFullBitstream="true">
|
||||
<Strategy Version="1" Minor="2">
|
||||
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2020"/>
|
||||
<Step Id="init_design"/>
|
||||
<Step Id="opt_design"/>
|
||||
<Step Id="power_opt_design"/>
|
||||
<Step Id="place_design"/>
|
||||
<Step Id="post_place_power_opt_design"/>
|
||||
<Step Id="phys_opt_design"/>
|
||||
<Step Id="route_design"/>
|
||||
<Step Id="post_route_phys_opt_design"/>
|
||||
<Step Id="write_bitstream"/>
|
||||
</Strategy>
|
||||
<ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2020"/>
|
||||
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
|
||||
<RQSFiles/>
|
||||
</Run>
|
||||
<Run Id="fifo_generator_0_impl_1" Type="Ft2:EntireDesign" Part="xc7a100tfgg484-2" ConstrsSet="fifo_generator_0" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" SynthRun="fifo_generator_0_synth_1" IncludeInArchive="false" GenFullBitstream="true">
|
||||
<Strategy Version="1" Minor="2">
|
||||
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2020"/>
|
||||
|
||||
Loading…
Reference in New Issue
Block a user