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parallella-hw/archive/fpga/vivado/elink/elink.xpr
Andreas Olofsson 046706db8a Reorg
2016-02-03 00:43:14 -05:00

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<!-- Product Version: Vivado v2014.3.1 (64-bit) -->
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<!-- Copyright 1986-2014 Xilinx, Inc. All Rights Reserved. -->
<Project Version="7" Minor="2" Path="/home/aolofsson/Work_all/parallella-hw/fpga/vivado/elink/elink.xpr">
<DefaultLaunch Dir="$PRUNDIR"/>
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<Option Name="Part" Val="xc7z010clg400-1"/>
<Option Name="CompiledLibDir" Val="$PCACHEDIR/compile_simlib"/>
<Option Name="BoardPart" Val=""/>
<Option Name="SourceMgmtMode" Val="DisplayOnly"/>
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<FileSets Version="1" Minor="31">
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<Filter Type="Srcs"/>
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<File Path="$PPRDIR/../../src/etx/hdl/etx.v">
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<File Path="$PPRDIR/../../ip/xilinx/fifo_async_103x16/fifo_async_103x16/fifo_async_103x16.xci">
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<File Path="$PPRDIR/../../ip/xilinx/fifo_async_103x32/fifo_async_103x32.upgrade_log"/>
<File Path="$PPRDIR/../../ip/xilinx/axi_bram_ctrl_16b/axi_bram_ctrl_16b.upgrade_log"/>
<Config>
<Option Name="DesignMode" Val="RTL"/>
<Option Name="TopModule" Val="elink"/>
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<FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
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<Config>
<Option Name="ConstrsType" Val="XDC"/>
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</FileSet>
<FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1">
<Filter Type="Srcs"/>
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<Option Name="DesignMode" Val="RTL"/>
<Option Name="TopModule" Val="elink"/>
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</FileSet>
<FileSet Name="memory_dp_48x4096" Type="BlockSrcs" RelSrcDir="$PSRCDIR/memory_dp_48x4096">
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<FileSet Name="axi_bram_ctrl_16b" Type="BlockSrcs" RelSrcDir="$PSRCDIR/axi_bram_ctrl_16b">
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<Config>
<Option Name="TopModule" Val="axi_bram_ctrl_16b"/>
<Option Name="UseBlackboxStub" Val="1"/>
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</FileSet>
<FileSet Name="fifo_async_103x32" Type="BlockSrcs" RelSrcDir="$PSRCDIR/fifo_async_103x32">
<File Path="$PPRDIR/../../ip/xilinx/fifo_async_103x32/fifo_async_103x32.xci">
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<Config>
<Option Name="TopModule" Val="fifo_async_103x32"/>
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</Config>
</FileSet>
</FileSets>
<Simulators>
<Simulator Name="XSim">
<Option Name="Description" Val="Vivado Simulator"/>
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<Simulator Name="ModelSim">
<Option Name="Description" Val="QuestaSim/ModelSim Simulator"/>
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<Simulator Name="IES">
<Option Name="Description" Val="Incisive Enterprise Simulator (IES)"/>
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<Simulator Name="VCS">
<Option Name="Description" Val="Verilog Compiler Simulator (VCS)"/>
</Simulator>
</Simulators>
<Runs Version="1" Minor="9">
<Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7z010clg400-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" State="current" Dir="$PRUNDIR/synth_1">
<Strategy Version="1" Minor="2">
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<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
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<Run Id="memory_dp_48x4096_synth_1" Type="Ft3:Synth" SrcSet="memory_dp_48x4096" Part="xc7z010clg400-1" ConstrsSet="memory_dp_48x4096" Description="Vivado Synthesis Defaults" Dir="$PRUNDIR/memory_dp_48x4096_synth_1">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2014">
<Desc>Vivado Synthesis Defaults</Desc>
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<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
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<Run Id="axi_bram_ctrl_16b_synth_1" Type="Ft3:Synth" SrcSet="axi_bram_ctrl_16b" Part="xc7z010clg400-1" ConstrsSet="axi_bram_ctrl_16b" Description="Vivado Synthesis Defaults" Dir="$PRUNDIR/axi_bram_ctrl_16b_synth_1">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2014">
<Desc>Vivado Synthesis Defaults</Desc>
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<Step Id="synth_design"/>
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<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
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<Run Id="fifo_async_103x32_synth_1" Type="Ft3:Synth" SrcSet="fifo_async_103x32" Part="xc7z010clg400-1" ConstrsSet="fifo_async_103x32" Description="Vivado Synthesis Defaults" Dir="$PRUNDIR/fifo_async_103x32_synth_1">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2014">
<Desc>Vivado Synthesis Defaults</Desc>
</StratHandle>
<Step Id="synth_design"/>
</Strategy>
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
</Run>
<Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7z010clg400-1" ConstrsSet="constrs_1" Description="Vivado Implementation Defaults" State="current" SynthRun="synth_1">
<Strategy Version="1" Minor="2">
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</Strategy>
</Run>
<Run Id="memory_dp_48x4096_impl_1" Type="Ft2:EntireDesign" Part="xc7z010clg400-1" ConstrsSet="memory_dp_48x4096" Description="Vivado Implementation Defaults" SynthRun="memory_dp_48x4096_synth_1">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2014">
<Desc>Vivado Implementation Defaults</Desc>
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</Strategy>
</Run>
<Run Id="axi_bram_ctrl_16b_impl_1" Type="Ft2:EntireDesign" Part="xc7z010clg400-1" ConstrsSet="axi_bram_ctrl_16b" Description="Vivado Implementation Defaults" SynthRun="axi_bram_ctrl_16b_synth_1">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2014">
<Desc>Vivado Implementation Defaults</Desc>
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<Step Id="post_route_phys_opt_design"/>
<Step Id="write_bitstream"/>
</Strategy>
</Run>
<Run Id="fifo_async_103x32_impl_1" Type="Ft2:EntireDesign" Part="xc7z010clg400-1" ConstrsSet="fifo_async_103x32" Description="Vivado Implementation Defaults" SynthRun="fifo_async_103x32_synth_1">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2014">
<Desc>Vivado Implementation Defaults</Desc>
</StratHandle>
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<Step Id="opt_design"/>
<Step Id="power_opt_design"/>
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<Step Id="post_place_power_opt_design"/>
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<Step Id="post_route_phys_opt_design"/>
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</Run>
</Runs>
</Project>