Cadence-DeHDL-Demo/hardware/Cadence/top/archive_libs/cninterface/sy58608u/entity/verilog.v
2025-01-07 19:29:47 -08:00

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Verilog

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module sy58608u (in, \in* , q0, \q0* , q1, \q1* , \vref-ac , vt);
input in;
input \in* ;
output q0;
output \q0* ;
output q1;
output \q1* ;
output \vref-ac ;
input vt;
initial
begin
end
endmodule