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Verilog
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module mc10e101 (d0a, d0b, d0c, d0d, d1a, d1b, d1c, d1d, d2a, d2b, d2c, d2d, d3a,
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d3b, d3c, d3d, gnd0, gnd1, gnd2, q0, \q0* , q1, \q1* , q2, \q2* , q3,
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\q3* , vee);
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input d0a;
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input d0b;
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input d0c;
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input d0d;
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input d1a;
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input d1b;
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input d1c;
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input d1d;
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input d2a;
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input d2b;
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input d2c;
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input d2d;
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input d3a;
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input d3b;
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input d3c;
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input d3d;
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input gnd0;
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input gnd1;
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input gnd2;
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output q0;
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output \q0* ;
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output q1;
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output \q1* ;
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output q2;
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output \q2* ;
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output q3;
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output \q3* ;
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input vee;
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initial
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begin
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end
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endmodule
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