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Verilog
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// generated by newgenasym Sat Feb 28 18:17:35 2015
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module mc10e116 (d0, \d0* , d1, \d1* , d2, \d2* , d3, \d3* , d4, \d4* , gnd0, gnd1, gnd2,
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gnd3, gnd4, gnd5, q0, \q0* , q1, \q1* , q2, \q2* , q3, \q3* , q4, \q4* , vbb,
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vee);
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input d0;
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input \d0* ;
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input d1;
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input \d1* ;
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input d2;
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input \d2* ;
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input d3;
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input \d3* ;
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input d4;
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input \d4* ;
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input gnd0;
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input gnd1;
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input gnd2;
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input gnd3;
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input gnd4;
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input gnd5;
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output q0;
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output \q0* ;
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output q1;
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output \q1* ;
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output q2;
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output \q2* ;
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output q3;
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output \q3* ;
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output q4;
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output \q4* ;
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output vbb;
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input vee;
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initial
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begin
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end
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endmodule
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