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Verilog
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// generated by newgenasym Sat Mar 07 23:06:20 2015
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module mc10h116 (d1, \d1* , d2, \d2* , d3, \d3* , gnd1, gnd2, q1, \q1* , q2, \q2* , q3, \q3* ,
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vbb, vee);
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input d1;
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input \d1* ;
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input d2;
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input \d2* ;
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input d3;
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input \d3* ;
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input gnd1;
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input gnd2;
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output q1;
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output \q1* ;
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output q2;
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output \q2* ;
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output q3;
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output \q3* ;
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output vbb;
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input vee;
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initial
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begin
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end
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endmodule
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