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Verilog
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// generated by newgenasym Sun Mar 01 00:37:03 2015
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module mc10h125 (d1, \d1* , d2, \d2* , d3, \d3* , d4, \d4* , gnd, q1, q2, q3, q4, vbb, vcc,
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vee);
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input d1;
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input \d1* ;
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input d2;
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input \d2* ;
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input d3;
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input \d3* ;
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input d4;
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input \d4* ;
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input gnd;
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output q1;
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output q2;
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output q3;
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output q4;
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output vbb;
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input vcc;
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input vee;
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initial
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begin
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end
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endmodule
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