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Verilog
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// generated by newgenasym Sat Mar 07 22:28:59 2015
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module hct123 (cext1, cext2, gnd, \in_a1* , \in_a2* , in_b1, in_b2, q1, \q1* , q2,
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\q2* , \rd1* , \rd2* , \rext/cext1 , \rext/cext2 , vcc);
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parameter pulse_width = 10000;
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inout cext1;
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inout cext2;
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input gnd;
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input \in_a1* ;
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input \in_a2* ;
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input in_b1;
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input in_b2;
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output q1;
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output \q1* ;
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output q2;
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output \q2* ;
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input \rd1* ;
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input \rd2* ;
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inout \rext/cext1 ;
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inout \rext/cext2 ;
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input vcc;
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initial
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begin
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end
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endmodule
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