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Verilog
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// generated by newgenasym Sun Mar 01 15:00:23 2015
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module sy100el34l (clk, \clk* , \en* , gnd0, gnd1, gnd2, mr, q0, \q0* , q1, \q1* , q2, \q2* ,
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vbb, vee);
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input clk;
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input \clk* ;
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input \en* ;
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input gnd0;
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input gnd1;
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input gnd2;
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input mr;
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output q0;
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output \q0* ;
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output q1;
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output \q1* ;
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output q2;
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output \q2* ;
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output vbb;
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input vee;
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initial
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begin
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end
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endmodule
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