26 lines
421 B
Verilog
26 lines
421 B
Verilog
// generated by newgenasym Sun Mar 01 02:51:03 2015
|
|
|
|
|
|
module \74f06 (d1, d2, d3, d4, d5, d6, gnd, \q1* , \q2* , \q3* , \q4* , \q5* , \q6* , vcc);
|
|
input d1;
|
|
input d2;
|
|
input d3;
|
|
input d4;
|
|
input d5;
|
|
input d6;
|
|
input gnd;
|
|
output \q1* ;
|
|
output \q2* ;
|
|
output \q3* ;
|
|
output \q4* ;
|
|
output \q5* ;
|
|
output \q6* ;
|
|
input vcc;
|
|
|
|
|
|
initial
|
|
begin
|
|
end
|
|
|
|
endmodule
|