22 lines
518 B
Verilog
22 lines
518 B
Verilog
// generated by newgenasym Wed Mar 04 19:06:10 2015
|
|
|
|
|
|
module trnslation (ecl_to_lvds_out_n, ecl_to_lvds_out_p, ecl_to_nim_out,
|
|
ecl_to_ttl_out, lvds_to_ecl_out_n, lvds_to_ecl_out_p,
|
|
ttl_to_ecl_out_n, ttl_to_ecl_out_p);
|
|
output ecl_to_lvds_out_n;
|
|
output ecl_to_lvds_out_p;
|
|
output ecl_to_nim_out;
|
|
output ecl_to_ttl_out;
|
|
output lvds_to_ecl_out_n;
|
|
output lvds_to_ecl_out_p;
|
|
output ttl_to_ecl_out_n;
|
|
output ttl_to_ecl_out_p;
|
|
|
|
|
|
initial
|
|
begin
|
|
end
|
|
|
|
endmodule
|