43 lines
772 B
Verilog
43 lines
772 B
Verilog
// generated by newgenasym Tue Jan 27 14:33:46 2015
|
|
|
|
|
|
module conn30 (\1 , \10 , \11 , \12 , \13 , \14 , \15 , \16 , \17 , \18 , \19 , \2 , \20 , \21 , \22 , \23 , \24 , \25 ,
|
|
\26 , \27 , \28 , \29 , \3 , \30 , \4 , \5 , \6 , \7 , \8 , \9 );
|
|
input \1 ;
|
|
input \10 ;
|
|
input \11 ;
|
|
input \12 ;
|
|
input \13 ;
|
|
input \14 ;
|
|
input \15 ;
|
|
input \16 ;
|
|
input \17 ;
|
|
input \18 ;
|
|
input \19 ;
|
|
input \2 ;
|
|
input \20 ;
|
|
input \21 ;
|
|
input \22 ;
|
|
input \23 ;
|
|
input \24 ;
|
|
input \25 ;
|
|
input \26 ;
|
|
input \27 ;
|
|
input \28 ;
|
|
input \29 ;
|
|
input \3 ;
|
|
input \30 ;
|
|
input \4 ;
|
|
input \5 ;
|
|
input \6 ;
|
|
input \7 ;
|
|
input \8 ;
|
|
input \9 ;
|
|
|
|
|
|
initial
|
|
begin
|
|
end
|
|
|
|
endmodule
|