Tubii_Tk2/worklib/tubii_pcb/sch_1/page1.csv

1	FILE_TYPE = CONNECTIVITY;
2	{Allegro Design Entry HDL 16.6-p007 (v16-6-112F) 10/10/2012}
3	;
4	VCC_IO_EN
5	MUX_ENABLE
6	RESET_CLK
7	TUBII_RT_OUT
8	EXT_TRIG<0..15>
9	CLK100_IN
10	READ_CNTRL_REG_BIT
11	CNTRL_REG_CHK
12	CNTRL_RDY
13	SPKR
14	LE<2>
15	LE<1>
16	LE<0>
17	GENERIC_DELAY_IN
18	GENERIC_DELAY_OUT
19	GENERIC_PULSE
20	DATA
21	CLK
22	CAEN_DATA_RDY
23	MTCA_MIMIC_DATA_RDY
24	CLOCKS_DATA_RDY
25	SMELLIE_PRE_DELAY
26	TELLIE_PRE_DELAY
27	SYNC24
28	SYNC
29	GT
30	SCALER<4..6>
31	TELLIE_PULSE
32	SMELLIE_PULSE
33	TELLIE_DELAY
34	SMELLIE_DELAY
35	BCKP_CLK_IN_USE
36	MTCA_MIMIC_TRIG1
37	MTCA_MIMIC_TRIG2
38	UNNUSED_MZ<0..15>
39	;
40	DATA_RDY
41	REG_VAL
42	DISPLAY<1..3>
43	ECAL_ENABLE
44	LO_SEL
45	DEFAULT_CLK_SEL
46	READ_BIT
47	LE
48	CLK
49	DATA
50	;
51	SPKR_SIG
52	;
53	;
54	DGT2
55	LO_STAR2
56	LO_STAR_OUT_N \B
57	LO_STAR_OUT_P
58	GT_TTL
59	CLK
60	DATA
61	LE
62	LO_SEL
63	MTCD_LO* \B
64	DGT_P
65	DGT_N \B
66	;
67	A
68	;
69	A
70	;
71	A
72	;
73	A
74	;
75	A
76	;
77	A
78	;
79	TUB_CLK_IN_P
80	TUB_CLK_IN_N \B
81	LE
82	SR_CLK
83	DATA
84	CLK100_N \B
85	BCKP_USED
86	CLK_SEL
87	CLK100_P
88	CLK100_TTL
89	DATA_RDY
90	RESET
91	;
92	A
93	;
94	A
95	;
96	A
97	;
98	A
99	;
100	A
101	;
102	A
103	;
104	A
105	;
106	A
107	;
108	TRIG2_OUT_TTL
109	TRIG1_OUT_TTL
110	TRIG1_OUT_P
111	TRIG1_OUT_N \B
112	TRIG2_OUT_P
113	TRIG2_OUT_N \B
114	DGT
115	GT
116	LO* \B
117	PULSE1_ANAL
118	PULSE2_ANAL
119	LE
120	CLK
121	DATA
122	DATA_RDY
123	;
124	A
125	;
126	A
127	;
128	A
129	;
130	A
131	;
132	A
133	;
134	A
135	;
136	A
137	;
138	A
139	;
140	A
141	;
142	A
143	;
144	ECL_TO_NIM_OUT
145	ECL_TO_LVDS_OUT_N \B
146	ECL_TO_LVDS_OUT_P
147	ECL_TO_TTL_OUT
148	NIM_TO_ECL_OUT
149	PULSE_INV_OUT
150	RIBBON_PULSE_OUT_N \B
151	RIBBON_PULSE_OUT_P
152	GENERIC_DELAY_OUT
153	GENERIC_PULSE_OUT
154	TTL_TO_ECL_OUT
155	LVDS_TO_ECL_OUT
156	GENERIC_PULSE_IN
157	GENERIC_DELAY_IN
158	TTL_TO_ECL_IN
159	LVDS_TO_ECL_IN_P
160	LVDS_TO_ECL_IN_N \B
161	NIM_TO_ECL_IN
162	ECL_TO_TTL_IN
163	ECL_TO_LVDS_IN
164	ECL_TO_NIM_IN
165	PULSE_INV_IN
166	RIBBON_PULSE_IN_N \B
167	CLK
168	LE
169	RIBBON_PULSE_IN_P
170	DATA
171	;
172	A
173	;
174	A
175	;
176	A
177	;
178	A
179	;
180	A
181	;
182	A
183	;
184	A
185	;
186	A
187	;
188	A
189	;
190	A
191	;
192	VCC_IO_EN
193	;
194	A
195	;
196	A
197	;
198	A
199	;
200	A2
201	A1
202	A0
203	E3
204	E2 \B
205	E1 \B
206	Y7
207	Y6
208	Y5
209	Y4
210	Y3
211	Y2
212	Y1
213	Y0
214	;
215	A
216	;
217	A
218	;
219	A
220	;
221	A
222	;
223	A
224	;
225	A
226	;
227	EXT_PED_OUT
228	EXT_PED_IN
229	GT
230	ECAL_ACTIVE
231	;
232	A
233	;
234	A
235	;
236	A
237	;
238	A
239	;
240	A
241	;
242	A
243	;
244	A
245	;
246	A
247	;
248	A
249	;
250	A
251	;
252	EXT_TRIG_OUT<0..15>
253	EXT_TRIG_IN<0..15>
254	;
255	A
256	;
257	A
258	;
259	A
260	;
261	A
262	;
263	A
264	;
265	A
266	;
267	A
268	;
269	A
270	;
271	A
272	;
273	GT2_P
274	GT2_N \B
275	GT_TTL_OUT
276	GT_TTL
277	GT_NIM
278	SCOPE_OUT_ANAL<0..7>
279	SYNC24_LVDS_N \B
280	SYNC24_LVDS_P
281	SYNC_LVDS_N \B
282	SYNC_LVDS_P
283	DATA_RDY
284	LE
285	CLK
286	DATA
287	SYNC24_N \B
288	GT_N \B
289	GT_P
290	SYNC24_P
291	SYNC_N \B
292	SYNC_P
293	CAEN_OUT_ANAL<0..7>
294	SYNC_TTL
295	SYNC24_TTL
296	PULSE_IN_ANAL<0..11>
297	;
298	A
299	;
300	A
301	;
302	;
303	A
304	;
305	A
306	;
307	TELLIE_PRE_DELAY_ECL
308	TELLIE_PULSE
309	SMELLIE_PULSE
310	SMELLIE_PRE_DELAY_ECL
311	SMELLIE_PRE_DELAY_TTL
312	TELLIE_PRE_DELAY_TTL
313	TELLIE_DELAY_OUT_TTL
314	SMELLIE_DELAY_OUT_TTL
315	SMELLIE_DELAY_OUT
316	TELLIE_DELAY_OUT
317	SMELLIE_PULSE_OUT
318	TELLIE_PULSE_OUT
319	END.