Tubii_Tk2/worklib/ellie_coms/sch_1/page1.csv

1	FILE_TYPE = CONNECTIVITY;
2	{Allegro Design Entry HDL 16.6-p007 (v16-6-112F) 10/10/2012}
3	;
4	VCC
5	GND
6	VEE
7	Q4
8	Q3
9	Q2
10	Q1
11	D4* \B
12	D3* \B
13	D2* \B
14	D1* \B
15	D4
16	D3
17	D2
18	D1
19	VBB
20	;
21	B<0>
22	A<0>
23	;
24	B<0>
25	A<0>
26	;
27	B<0>
28	A<0>
29	;
30	B<0>
31	A<0>
32	;
33	B<0>
34	A<0>
35	;
36	B<0>
37	A<0>
38	;
39	A<0>
40	B<0>
41	;
42	A<0>
43	B<0>
44	;
45	A<0>
46	B<0>
47	;
48	A<0>
49	B<0>
50	;
51	A<0>
52	B<0>
53	;
54	A<0>
55	B<0>
56	;
57	A
58	;
59	A
60	;
61	A
62	;
63	A
64	;
65	COMMON
66	GND
67	VCC
68	VEE
69	D_OUT* \B
70	C_OUT* \B
71	B_OUT* \B
72	A_OUT* \B
73	D_OUT
74	C_OUT
75	B_OUT
76	A_OUT
77	D_IN
78	C_IN
79	B_IN
80	A_IN
81	;
82	Q1
83	Q1* \B
84	Q3
85	Q3* \B
86	D1
87	D1* \B
88	D3* \B
89	GND2
90	GND1
91	VEE
92	VBB
93	Q2
94	Q2* \B
95	D3
96	D2* \B
97	D2
98	;
99	A
100	;
101	A
102	;
103	A
104	;
105	A
106	;
107	A
108	;
109	A
110	;
111	A
112	;
113	A
114	END.